一、模擬電路
1、基爾霍夫定理的內容是什么?(仕蘭微電子)
基爾霍夫電流定律是一個電荷守恒定律,即在一個電路中流入一個節(jié)點的電荷與流出同一個節(jié)點的電荷相等.
基爾霍夫電壓定律是一個能量守恒定律,即在一個回路中回路電壓之和為零.
2、平板電容公式(c=εs/4πkd)。(未知)
3、最基本的如三極管曲線特性。(未知)
4、描述反饋電路的概念，列舉他們的應用。(仕蘭微電子)
5、負反饋種類(電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋);負反饋的優(yōu)點(降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非 線性失真，有效地擴展放大器的通頻帶，自動調節(jié)作用)(未知)
6、放大電路的頻率補償?shù)哪康氖鞘裁�，有哪些方�?(仕蘭微電子)
7、頻率響應，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個方法。(未知)
8、給出一個查分運放，如何相位補償，并畫補償后的波特圖。(凹凸)
9、基本放大電路種類(電壓放大器，電流放大器，互導放大器和互阻放大器)，優(yōu)缺點，特別是廣泛采用差分結構的原因。(未知)
10、給出一差分電路，告訴其輸出電壓y 和y-,求共模分量和差模分量。(未知)
11、畫差放的兩個輸入管。(凹凸)
12、畫出由運放構成加法、減法、微分、積分運算的電路原理圖。并畫出一個晶體管級的 運放電路。(仕蘭微電子)
13、用運算放大器組成一個10倍的放大器。(未知)
14、給出一個簡單電路，讓你分析輸出電壓的特性(就是個積分電路)，并求輸出端某點 的rise/fall時間。(infineon筆試試題)
15、電阻r和電容c串聯(lián)，輸入電壓為r和c之間的電壓，輸出電壓分別為c上電壓和r上電壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器。當rc
18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。(威盛via 2003.11.06 上海筆試試題)
19、一個四級的mux,其中第二級信號為關鍵信號 如何改善timing。(威盛via2003.11.06 上海筆試試題)
20、給出一個門級的圖，又給了各個門的傳輸延時，問關鍵路徑是什么，還問給出輸入，使得輸出依賴于關鍵路徑。(未知)
21、邏輯方面數(shù)字電路的卡諾圖化簡，時序(同步異步差異)，觸發(fā)器有幾種(區(qū)別，優(yōu)點)，全加器等等。(未知)
22、卡諾圖寫出邏輯表達使。(威盛via 2003.11.06 上海筆試試題)
23、化簡f(a,b,c,d)= m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)
24、please show the cmos inverter schmatic,layout and its cross sectionwith p-well process.plot its transfer curve (vout-vin) and also explain the operation region of pmos and nmos for each segment of the transfer curve? (威盛筆試題circuit design-beijing-03.11.09)
25、to de
sign a cmos invertor with balance rise and fall time,please define the ration of channel width of pmos and nmos and explain?
26、為什么一個標準的倒相器中p管的寬長比要比n管的寬長比大?(仕蘭微電子)
27、用mos管搭出一個二輸入與非門。(揚智電子筆試)
28、please draw the transistor level schematic of a cmos 2 input and gate and explain which input has faster response for output rising edge.(less delay time)。(威盛筆試題circuit design-beijing-03.11.09)
29、畫出not,nand,nor的符號，真值表，還有transistor level的電路。(infineon筆試)
30、畫出cmos的圖，畫出tow-to-one mux gate。(威盛via 2003.11.06 上海筆試試題)
31、用一個二選一mux和一個inv實現(xiàn)異或。(飛利浦-大唐筆試)
32、畫出y=ab c的cmos電路圖。(科廣試題)
33、用邏輯們和cmos電路實現(xiàn)ab cd。(飛利浦-大唐筆試)
34、畫出cmos電路的晶體管級電路圖，實現(xiàn)y=ab c(d e)。(仕蘭微電子)
35、利用4選1實現(xiàn)f(x,y,z)=xz yz’。(未知)
36、給一個表達式f=xxxx xxxx xxxxx xxxx用最少數(shù)量的與非門實現(xiàn)(實際上就是化簡)。
37、給出一個簡單的由多個not,nand,nor組成的原理圖，根據(jù)輸入波形畫出各點波形。(infineon筆試)
38、為了實現(xiàn)邏輯(a xor b)or (c and d)，請選用以下邏輯中的一種，并說明為什么?1)inv 2)and 3)or 4)nand 5)nor 6)xor 答案：nand(未知)
39、用與非門等設計全加法器。(華為)
40、給出兩個門電路讓你分析異同。(華為)
41、用簡單電路實現(xiàn)，當a為輸入時，輸出b波形為…(仕蘭微電子)
42、a,b,c,d,e進行投票，多數(shù)服從少數(shù)，輸出是f(也就是如果a,b,c,d,e中1的個數(shù)比0 多，那么f輸出為1，否則f為0)，用與非門實現(xiàn)，輸入數(shù)目沒有限制。(未知)
43、用波形表示d觸發(fā)器的功能。(揚智電子筆試)
44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。(揚智電子筆試)
45、用邏輯們畫出d觸發(fā)器。(威盛via 2003.11.06 上海筆試試題)
46、畫出dff的結構圖,用verilog實現(xiàn)之。(威盛)
47、畫出一種cmos的d鎖存器的電路圖和版圖。(未知)
48、d觸發(fā)器和d鎖存器的區(qū)別。(新太硬件面試)
49、簡述latch和filp-flop的異同。(未知)
50、latch和dff的概念和區(qū)別。(未知)
51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產生的。(南山之橋)
52、用d觸發(fā)器做個二分顰的電路.又問什么是狀態(tài)圖。(華為)
53、請畫出用d觸發(fā)器實現(xiàn)2
倍分頻的邏輯電路?(漢王筆試)
54、怎樣用d觸發(fā)器、與或非門組成二分頻電路?(東信筆試)
55、how many flip-flop circuits are needed to spanide by 16? (intel) 16分頻?
56、用filp-flop和logic-gate設計一個1位加法器，輸入carryin和current-stage，輸出carryout和next-stage. (未知)
57、用d觸發(fā)器做個4進制的計數(shù)。(華為)
58、實現(xiàn)n位johnson counter,n=5。(南山之橋)
59、用你熟悉的設計方式設計一個可預置初值的7進制循環(huán)計數(shù)器，15進制的呢?(仕蘭微電子)
60、數(shù)字電路設計當然必問verilog/vhdl，如設計計數(shù)器。(未知)
61、blocking nonblocking 賦值的區(qū)別。(南山之橋)
62、寫異步d觸發(fā)器的verilog module。(揚智電子筆試)
module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
63、用d觸發(fā)器實現(xiàn)2倍分頻的verilog描述? (漢王筆試)
module spanide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
